找到了病根，就好对症下药了。虽然已经流片的芯片无法修改版图，但顾维钧提出了一个巧妙的“软件补偿”方案：通过微调DAC内部的某些校准参数，并配合输出端的一个小型RC滤波电路（这个可以在外部测试板上添加），可以在一定程度上抑制这种高频耦合噪声。
经过反复实验和参数调整，最终，虽然无法完全达到最初仿真设计的理想指标，但音频输出的信噪比得到了显着改善，基本达到了可以接受的水平。“至少，听起来不会有明显的杂音了。”顾维钧疲惫但欣慰地说道。
攻坚战二：驯服不羁的PLL
相比音频噪声，PLL不稳定的问题更加棘手，因为它直接关系到整个芯片能否稳定运行在设计的目标频率（这决定了MP3解码的流畅度和处理能力）。
李志远利用“追光者”STA工具和购买的第三方电路仿真软件，对PLL模块进行了更深入的分析。仿真结果显示，PLL的环路带宽（Loop Bandwidth）和相位裕度（Phase Margin）在某些工艺角（process corner）和高温条件下，确实处于临界状态，容易发生振荡或失锁。
顾维钧和负责PLL设计的工程师一起，再次审视了PLL的设计。他们发现，问题可能出在VCO（压控振荡器）的设计上，其频率控制曲线在某些电压下不够线性，导致环路难以稳定。此外，环路滤波器的参数选择，可能也过于激进，没有为工艺偏差和温度变化留出足够的裕度。
这又是一个设计上的瑕疵！要在现有硅片上彻底解决这个问题，几乎不可能。
团队陷入了困境。如果PLL无法稳定工作在目标频率，芯片性能将大打折扣，甚至无法满足MP3流畅解码的基本要求。
就在大家一筹莫展之际，林轩提出了一个大胆的想法。
“我们能不能不追求最高频率的稳定？”林轩在一次深夜的技术讨论会上说道，“远大的订单是针对低成本促销市场的，他们对性能的要求未必那么极致。我们能不能找到一个稍低一些的、PLL能够稳定工作的频率点？比如，目标频率是100MHz，我们能不能找到一个在80MHz或90MHz下，所有芯片都能稳定工作的‘甜点’（sweet spot）？”